问题——AI大模型正改变算力形态，传统硬件设计范式面临重构。随着模型参数规模、训练强度和推理吞吐持续增长，算力需求呈现集群化、平台化、规模化特征。业内人士指出，计算单元的边界正从“单颗处理器”扩展到“整机、集群乃至数据中心级计算域”，性能瓶颈也不再只看单芯片峰值指标，而更多受制于互连带宽与时延、功耗、供电和散热等系统约束。在此背景下，依靠单点优化难以带来整体跃升，系统级协同成为必须解决的核心问题。 原因——制程红利趋缓叠加系统复杂度上升，产业正从“晶体管时代”走向“互连与系统时代”。一上，先进制程的边际收益下降，单靠微缩带来的性能和能效提升，难以匹配大模型训练近乎指数级的需求；另一方面，AI服务器和数据中心对高带宽存储、超高速互连、交换网络以及稳定电源网络提出更高要求，而这些要素跨越芯片、封装、板级到整机边界，形成强耦合的多物理场挑战。业内普遍认为，过去主要围绕芯片内部逻辑实现与版图收敛的设计工具与流程，已难以对整机级风险进行有效“预演”和定量评估，例如信号完整性、电源完整性、热可靠性、封装寄生效应等问题，任何环节失衡都可能演变为系统级故障。 影响——竞争焦点从“单芯片速度”转向“全栈系统效率”，产业链分工与研发组织方式随之调整。全球算力建设正在从采购单一硬件部件，转向打造可持续迭代的算力平台与工程体系：在相近硬件投入下，谁能更好协同计算、存储、网络、软件栈与调度，谁就更可能获得端到端效率优势。同时，Chiplet等异构集成加速落地，在延续算力增长空间的同时，也把挑战推向更深的系统工程层面——Die-to-Die互连、封装热设计、供电网络、板级走线与电磁耦合的综合优化，正成为影响项目周期、良率与总体拥有成本的重要变量。由此，EDA产业也出现新的能力分层：从以DTCO（面向器件与工艺协同优化）为主的传统芯片设计工具，向面向系统技术协同优化的系统级EDA能力延伸。 对策——以系统级协同优化重构设计流程，推动“芯片—封装—PCB—整机—软件”一体化验证与迭代。在SEMICON China等产业平台上，国内系统级EDA对应的企业提出以STCO（系统技术协同优化）为牵引，强化互连建模、电磁仿真、多物理场耦合分析与跨层协同优化能力，目标是将风险识别前移到虚拟验证阶段，提高设计确定性与一次成功率。业内建议，面向大模型训练与推理基础设施建设，应建立更紧密的协作机制：一是推动芯片设计、封装测试、PCB制造、服务器整机与数据中心运维之间的数据贯通与指标对齐；二是围绕HBM、先进封装与高速互连等关键环节形成标准化接口与可复用模块，降低系统集成的不确定性；三是加强工程化能力建设，将“性能”与“能耗、可靠性、可制造性、可运维性”纳入统一优化目标，避免局部最优引发系统失衡。 前景——系统级EDA与全栈协同将成为AI硬件竞争的关键支点，中国有望依托完整制造与系统产业链形成差异化优势。当前，全球AI硬件正在从“部件创新”走向“平台创新”，研发边界也从芯片公司扩展到软硬件协同与基础设施工程。中国在PCB、服务器制造、通信设备、封装测试等领域产业链配套完善，为系统级方法落地提供了应用场景和工程迭代基础。多位行业人士认为，下一阶段的关键不只是提升单项能力，更在于建立跨企业、跨学科、跨层级的协同机制：以系统级指标为牵引，通过工具链与数据链打通，实现从架构设定、物理实现到整机验证的闭环优化。随着算力建设从“堆硬件”转向“建体系”，具备系统级设计与验证能力的企业与生态，将在新一轮产业竞争中获得更大主动权。
这场由AI驱动的算力变革正在重塑半导体产业的发展路径。当竞争从晶体管层面上升到系统层面，比拼的不仅是单点技术突破，更是对系统工程能力与产业链协同效率的掌控。谁能更早形成可落地、可迭代的系统级解决方案，谁就更有机会在下一轮产业变革中占据主动。