AI正在为大家解读HBM内存发展的未来。这次行业在讨论如何放宽HBM的高度限制，让混合键合技术的导入时间可能再往后推迟。HBM堆栈层数的突破20层成为了大势所趋，JEDEC在制定HBM4标准时，已把堆栈高度从720微米放宽到775微米。如果现在想要在775微米的堆栈内塞进20层DRAM，那就必须对DRAM晶圆进行大幅度减薄。减薄会增加晶圆损坏的风险，进一步拉低了HBM本来就不高的良率。另一个方法是减少两层DRAM之间的间距，但这需要从键合技术上着手。而混合键合技术能大幅降低间距，已被广泛应用在NAND闪存上。不过，这个技术难度高，而且设备投资巨大。一旦放宽高度限制，导入混合键合的计划就会被迫延后。韩媒ZDNET Korea与ETNEWS指出，台积电在先进封装领域处于领先地位，对标准制定有很大话语权。台积电主推的SoIC技术会导致XPU复合体增高，为HBM提供了更多的增长空间。IT之家也带来消息称，HBM高带宽内存发展趋势是堆叠层数越来越多。在现有的HBM4世代里，主流堆栈层数是12或16层。这次面临的问题是如何把堆栈容纳20层DRAM。为了实现这个目标，业界把重点放在放宽高度限制上。业界希望这次把高度限制放宽至800微米甚至更多。DRAM晶圆减薄和混合键合技术还是关键挑战。这个情况使得DRAM晶圆损坏风险增加，同时也降低了良率。切割整体堆栈厚度还有一个方向是降低两层DRAM之间的间距。而这就需要依靠键合技术的进步来解决问题。混和铜键合可以大幅降低间距，但是这个技术难度很高且设备投资昂贵。如果放宽高度限制，导入混和铜键合的时间也会被迫延后。ZDNET Korea还提供了另一个视角：台积电在先进封装领域占据主导地位，并且对标准制定有很大话语权。而台积电推动的SoIC技术会导致与HBM堆栈配套的XPU复合体增高。这个情况为HBM“长高”提供了天然裕量。