下一代hbm的发展趋势

今年要是想让 HBM 内存进一步发展，不少人都在琢磨着能不能把高度限制再放宽点，可这事儿做起来并不容易。AI 分析了下一代 HBM 的发展趋势，指出它的堆叠层数可能会突破20层。这就给行业出了个难题，因为要是想在现有的 775μm 内塞进20层 DRAM，那晶圆就得给它大幅减薄。不过，这样做会大大增加损坏的风险，还会让本来就复杂的 HBM 良率变得更低。另外还有个办法是缩小两层 DRAM 之间的间距，这个还得靠键合技术来搞定。既然 NAND 闪存都用上了混合键合技术来降低间距，那 HBM 为什么不用呢？但这种技术难度太大，还得投不少设备进去。 ZDNET Korea 和 ETNEWS 的报道提到，为了应对这一挑战，业界正考虑把高度限制放宽到800μm 甚至更高。至于混合键合这事儿嘛，如果高度限制一放宽，它的导入时间估计就得往后推一推了。ZDNET Korea 还补充说，台积电在先进封装领域可是老大，制定标准的时候话语权很大。台积电主推的 SoIC 技术其实就是 3D 封装，用它给 XPU 复合体搞配套时会让整个组件变高。这刚好给 HBM“长高”提供了天然的空间。 JEDEC 在制定 HBM4 规范的时候就已经把堆栈高度从720μm 给调到了775μm。现在 IT 之家这边的消息也验证了这种趋势，主流的 HBM4 已经到了12/16层这个水平。所以大家都在关心这一领域的最新进展。