随着半导体制造工艺逼近物理极限，传统平面芯片的性能提升面临严峻挑战。在此背景下，复旦大学团队提出的3D-IC近存计算技术，为解决行业瓶颈提供了创新方案。 问题与挑战 当前，芯片制造工艺已进入7纳米及以下节点，晶体管尺寸的持续微缩导致漏电、发热等问题日益突出。传统平面架构中，存储单元与逻辑电路混杂布局，信号传输路径长、功耗高，成为制约性能提升的关键因素。 技术突破 研究团队以7纳米CA78芯片为原型，首创“存储浮于逻辑”的立体架构。通过逻辑分区、馈通插入和多扇出端口克隆三大核心技术，实现了存储与逻辑的物理分离： 1. 逻辑分区将低频访问存储单元移至顶层，减少底层电路负载； 2. 垂直互连技术有效抑制信号串扰； 3. 多扇出设计支持存储资源共享，降低布线复杂度。 性能优势 实测数据显示，相比传统2D方案，该3D架构实现三大提升：芯片面积缩减18%，动态功耗降低22%，关键路径吞吐量提高11%。尤为突出的是，存储访问延迟减少35%，能耗比优化近40%，为高性能计算场景提供了更优解决方案。 产业化路径 团队对比验证了“逐管芯”串行与“并发”并行两种量产方案。后者通过同步曝光工艺将生产周期缩短20%，并借助多项目并行签核技术证明其可行性。但研究人员指出，热管理、测试成本等五大挑战仍需攻克，特别是3D堆叠带来的散热问题需通过新型材料和TSV铜柱技术继续优化。 行业影响 这一突破标志着我国在先进芯片设计领域取得重要进展。随着国内7纳米产能逐步释放，近存计算技术有望成为本土半导体产业的新增长点。研究团队公开技术路线图的做法，更将加速产业链协同创新，推动3D-IC技术从实验室走向规模化应用。
当工艺微缩的边际收益不断下降，芯片产业需要从系统层面寻找新的提升空间。把存储与逻辑从二维平面推进到三维堆叠——不只是形态上的“叠加”——更牵涉互连方式、能效表现与设计流程的重构。能否在成本、散热与测试等关键门槛上取得突破，将直接影响三维近存计算从示范走向规模应用的速度；而越早形成产学研协同与工程化闭环，就越有可能在新一轮系统级创新中把握主动。